dark silicon主導了後摩爾定律的發展趨勢。

dark silicon是現在晶片設計中相當普遍的現象，中文直接翻譯的話稱作「暗矽」，不過據我所知好像很少人使用在此譯詞。有些人認為自從半導體踏入後摩爾定律時代後，晶片設計進入了所謂的「dark silicon時代」。

由於無法有效降低矽製程下的元件功耗密度，受限於整體功耗極限，通常晶片內只有部分電路處於工作狀態，其餘電路則處於斷電狀態，被斷電的電路部分就被稱作dark silicon。

那dark silicon為何會出現呢？或者說功耗限制到底是怎麼演變成dark silicon？這得先從登納德定律（Dennard Scaling）開始說起。

先設想一個情況，一個45nm製程的四核處理器，其功耗極限剛好可以讓四核全速工作，那當製程尺寸微縮到28nm時，因為電路面積縮減為原本的一半，相同的晶片面積將能容納八核，所以改用28nm製程後是否可以八核全開？

答案是不可以，無論是從現實經驗還是晶片設計的觀點去看，實際能夠同時全速工作的依然只有四核。

然而這個問題若在前摩爾定律時代提出，或改用180nm以上的成熟製程時，答案就會是可以。我過去不斷強調摩爾定律（Moore’s Law）正邁向終結，短期內還找不到任何有效方法使其恢復以往的榮景，半導體早已進入後摩爾定律時代，而摩爾定律前、後分水嶺的界定，就在於登納德定律（Dennard Scaling）的有效性。

誕生於1974年的登納德定律，其核心概念是認為晶片的單位面積功耗可以保持不變，即隨著製程微縮，晶片的供電電壓等比例下降，功耗密度亦等比例降低，譬如180nm製程的常態電壓是1.8V，130nm製程的常態電壓是1.3V，藉此讓單位面積功耗維持定值。

對功耗有點掌握度的晶片設計者應該立刻看出癥結點了，登納德定律失效以前，從事晶片設計不太需要考慮功耗問題。

粗略的評估如下：假設不同世代製程之間的尺寸微縮比例為K，而K的典型常數約是1.4。相同面積下的電路數量將變成K^2倍，電路操作頻率提升為K倍，故性能增益理論上會是K^3倍。

至於功耗部分呢，電容受惠於製程微縮而跟著降為K^-1倍，供電電壓造成的功耗降低到K^-2倍，功耗密度的K^-3倍和電路數量及操作頻率相乘的K^3倍一來一回後，使得單位面積功耗幾乎不變。換言之，理想情況下可以不付出任何功耗代價就直接享受到摩爾定律帶來的K^3倍性能增益。

當登納德定律失效以後，就完全不是這麼一回事了。原因出在元件電壓閥值的限制，供電電壓繼續和製程微縮等比例降下去這件事實在難以為繼，踏入28nm以下的先進製程後，甚至出現供電電壓幾乎不變的情況，因此性能的K^3倍和功耗密度的K^-1倍一來一往使得總功耗變為K^2倍。

既然功耗極限無法改善，顯然晶片不可能無端承受K^2倍的功耗增加，於是只好將許多部份電路斷電。以上述那個四核變成八核的例子來說，能處在工作狀態的電路數量只有K^-2倍。所以相同面積下雖然從四核堆成了八核，全速工作的將只有四核。

當然了，縱使增加的電路幾乎處於斷電狀態，全速工作的四核操作頻率還是提升了K倍，晶片整體性能仍舊增加了K倍，只是著實遠不如登納德定律失效前的K^3倍。

以上這些只是粗估，實際上供電電壓有在緩慢下降，僅簡化到從微縮比例去理解登納德定律對摩爾定律究竟有多大的影響，以及在此限制下產生了dark silicon現象，故若晶片能承受的功耗極限相同，一顆28nm製程的晶片，若分別改用20nm、16nm、10nm、7nm甚至是5nm來製造，那麼在設計電路時須確保同時刻下至少有一定比例的電路不能處於工作狀態，而這個比例將依次約為33%、45%、56%、75%和80%。

或許有人會問，既然在功耗限制下無法避免讓電路進入dark silicon，乾脆只作剛好符合功耗極限的電路數量，為什麼一定要放入多餘的電路浪費面積？

基本上這想法合情合理，不過仍存在些許因素讓晶片設計者沒興趣計較那點面積成本。

首先是商業面的考量，其實晶片面積對整體成本的占比越來越小，整體成本並不會完全和面積程等比例絕對關係，其餘像是封裝、測試、銷售等費用和晶片面積亦如是。

另外則是產品的宣傳噱頭，儘管受限於功耗，放入過多的電路實屬白搭，不過是讓它們變成dark silicon。可是有一點倒是無庸置疑，對於不懂晶片的一般消費者而言，「多核」聽起來就是比「少核」來得厲害。

其次就技術面而言，善用多餘面積對電路進行最佳化，加上軟體層級的調度配合，是有可能讓多核同時工作，只是各別皆處於相對低性能狀態；或是增加一些極端功能特化電路，專門用來處理特殊應用，仍然可以藉此提升晶片整體效能。

在dark silicon成為普遍現象後，晶片設計者開始嘗試把多種擁有不同性能與功耗的電路集結在一起，再根據效能考量而決定各部分電路的使用策略。異質多核架構大多數時間下僅有一個或者少數幾個電路模組處於工作狀態，僅在遇到極重負載時才可能讓所有電路一起工作。

在後摩爾定律時代晶片的性能、效能和成本的改善效率皆變差。又因為想在同一顆晶片上有效實現多種不同功能的電路乃是如今主流設計概念，最常見如CPU、GPU、memory或各種運算加速器集結於單顆晶片上，或多或少影響了先進製程技術的重點研發方向，連帶造成封裝和測試成本上升。

最理想的製程技術無疑是提供速度快又省電的元件，現實面的替代方案則是依據速度或功耗等不同考量下使用多種類元件。例如在時序較緊繃的部分使用注重速度的元件，時序較寬鬆的部分則選擇功耗較低的元件，讓晶片同時兼顧性能和功耗，能以較低的功耗達到差不多的性能表現

和多種類元件同時愈趨被重視還有元件的變異性問題，因為許多晶片設計者已經察覺，若在dark silicon時代想提高和過往相同倍率的性能，需付出的功耗代價會十分巨大，因此轉為更關注製程的分布特性。

而製程偏移（Process Variation）的範圍越小，即其元件變異性越低，能讓晶片設計者更放心挑戰極端性能特化電路的極限，同樣能改善晶片整體效能，製程技術的可靠度與良率已成為摩爾定律能否延續的關鍵要素之一。

回過頭來，常有人說進入後摩爾定律時代，多核分工與異質整合等相關新技術越來越重要，坦白講此說法不夠嚴謹，正確來說其實是登納德定律失效後造成的dark silicon現象催生了多核分工與異質整合等架構。

dark silicon的出現也將晶片設計的發展趨勢改為從系統層和應用面提供規格和準則，取代過往單純追求摩爾定律下製程微縮的電路性能極致，而以上種種概念，某程度上也可以說是不得不的選擇。