Chiplet - 摩爾定律2.0時代來了？

隨著5G通訊、人工智慧等新興應用的興起，對半導體製造的需求愈趨提高。各大晶圓代工廠為提升性能、降低功耗，在先進製程所投注的研發心力自然不在話下。
 
但要知道先進製程的研發成本和技術難度是以指數函數上升，何況被半導體產業奉為聖經的摩爾定律，早在進入16nm製程後已不完全符合，正在挑戰的3nm以下製程，甚至可能撞到物理極限，無法再繼續製程微縮。

因此有人認為，對於半導體製造這個領域而言，下個世代的研發重心，可能不在傳統的先進製程微縮了，而是在所謂被稱作「Chiplet」的多晶片拼接封裝技術。

最早喊出Chiplet概念的是Intel和AMD，而AMD的Infinity Fabric堪稱Chiplet技術的應用代表。
 
理解Chiplet的概念並不困難，簡單來說是類似堆疊積木的方式，將一大型系統切分成多個中小型子晶片，每個中小型子晶片負責部分硬體系統，最後再透過多晶片拼接封裝技術整合，化零為整成一功能完整的系統。

平心而論多晶片拼接不是什麼創新概念，和歷史悠久的嵌入式系統頗為接近。以往嵌入式系統的問題在於，若晶片之間在傳輸數據時須經過印刷電路板實體層，那效率將被嚴重拖累，因此過往多晶片拼接的性能疊加效果極差。

當時在性能需求下所催生出的產物是系統單晶片（System-on-Chip，SoC），將不同硬體系統全面整合在單一晶片上，在晶片內部電晶體維度進行傳輸數據。目前市面上幾乎所有的高性能運算相關終端裝置，所搭載的核心平台都是都是系統單晶片級處理器。

Chiplet最大技術關鍵是研發出在半導體製造過程中於晶片外圍額外加放的拼接介面，該拼接介面可設計半導體維度的邏輯電路和數據傳輸線，支援單層金屬甚至多層金屬。雖然在面積、功耗、頻率等性能指標仍稍差於不同硬體系統直接在晶片內部相互傳輸數據，不過相較過往嵌入式系統的多晶片之間傳輸媒介：印刷電路板實體層，完全是不同數量級。

須注意的是，Chiplet只是一種概念，並無嚴格規範的實現方式，目前主流的多晶片拼接封裝技術有台積電的CoWoS（Chip-on-Wafer-on-Substrate with Si interposer）、Intel的EMIB（Embedded Multi-die Interconnected Bridge）、Fovores的3D封裝技術，以及AMD的MCM（Multi-Chip-Module）等。

 
就以台積電的CoWoS來舉例說明，CoWoS是一種基於矽穿孔（TSV）的半導體堆疊技術，利用矽中介層（Silicon Interposer）和微凸塊（Micro-Bump），做出提供晶片之間進行大量數據高速傳輸的拼接介面。 
 
隨著技術不斷進步，CoWoS的矽中介層有效面積無論在質還是量的部分都在穩定成長，從不到500mm^2一路提升至1700mm^2，而第五代CoWoS的矽中介層已經達到2500mm^2的水準。

當然了，即使有近於完美的拼接介面，如何有效拼接成功，且將不同特性的子晶片封裝整合在一起，在散熱、機構、數據傳輸、電磁感應等異質整合方面都會面臨考驗，無可避免牽涉到先進封裝。因此除了製程節點的推進、鰭式電晶體（FinFET）和閘極全環式電晶體（GAAFET）架構外，台積電與三星、Intel正在封裝領域加開戰場。

可能有人會質疑，Chiplet真的有必要嗎？繼續像過往那樣整合進系統單晶片不就好了。

為了滿足市場對性能和功能的需求，系統單晶片複雜度愈來愈高、晶片面積愈來愈大，在電路設計和半導體製造兩端的難度都不斷增加，隨之而來的便是良率問題，一旦其中部分硬體系統在設計或製造過程出現問題，便可能導致整顆系統單晶片都無法使用。

與之相對的，在Chiplet概念下，將欲實現的完整系統分割成多個不同功能、不同特性的獨立子晶片，包括運算晶片、記憶體晶片、射頻晶片等，各自強化負責的硬體系統或微縮面積、改善效能等，相互之間則透過拼接介面進行數據傳輸，最後整合進系統級封裝內，以實現性能疊加，Chiplet確實提供了另一個可能，甚至在成本面也可能勝過系統單晶片。

因為切分成多個子晶片，即便其中一個子晶片有良率疑慮，可以嘗試在晶圓位置周邊尋找其他相同功能的子晶片作替換，有機會不必將其他子晶片盡皆報廢，或乾脆捨棄該子晶片，視為另一種系統產品來封裝，總之降低了整體平均成本。

再加上這種多晶片拼接技術的開發彈性極高，若無視成本和功耗情況下，理論上可以拼接的晶片數量無上限。
 
進一步作更浮誇的猜想，將系統單晶片級的處理器晶片徹底模組化，只須設計一中階性能的處理器晶片，視情況不斷拼接以提升性能，即可適用於所有性能需求的產品，需要多少性能就拼接多少晶片給你，不需針對不同產品重新設計，從工業化的角度來看，可說是極致的成本控管。
 
從成本面、性能面綜合考量，Chiplet多晶片拼接封裝技術被視為後摩爾時代下讓半導體產業延續摩爾定律的發展機會，或某程度延續摩爾定律的一種方式。

回顧摩爾定律所述，每十八個月電路面積微縮一半，或相同晶圓面積上的電晶體數量和硬體性能翻倍。
 
這件事其實頗耐人尋味，嚴格意義上的摩爾定律無論在面積或數量、性能等指標都要遵循這個倍數變化，然而如前幾段所述，早在進入16nm製程後已不完全符合摩爾定律，那麼如果非得在各項指標上做取捨，最優先者該是哪個部分？

答案顯而易見，毫無疑問是性能，事實上面積是否能微縮一半從來不是硬性規定，摩爾定律只是藉此合理化電晶體數量和性能須翻倍的訴求，只要能做到性能提升，面積如何那是自己成本問題。

 
故業界普遍預測未來採用3nm以下製程所生產的晶片，皆會引入Chiplet相關技術，並廣泛應用於高性能運算相關領域，未來終端裝置的核心平台將從系統單晶片（System-on-Chip，SoC）轉為系統單封裝（System-on-Package，SoP）。